Jay schrieb:
Wie ich sehe, kämpfen nicht alle Layouter um Zehntel Millimeter, damit Koppel-Cs näher an ihren Bestimmungsort gelangen. Nein, da gehts schon mal quer über die Platine, und zu allem Überfluss auch noch den Abgriff dazwischen. :screwy:
Layouter lassen sich sowas erklären, Autorouter nicht.
Aber vor 2 Monaten hatte ich auch mit einem netten Layouter zu kämpfen. Der hat Leiterbahnen immer danach in der Dicke bemessen, dass der Nennstrom, den ich ihm gesagt hab, mit der Angabe seines Programms (Mentor Expedition) übereinstimmt. Also so 35µ 0,8mm Breite für 5A passt schon...
Hab ihn dann immer geschimpft warum er die Leiterbahnen so schmal macht, aber er meinte, das geht, sagt ja sein Programm.
Dann hab ich irgendwann gefragt, wie sein Programm auf die Werte kommt:
"Auf der jeweiligen Lage bei der jeweiligen Wärmeabfuhr und 60K Erwärmung über Umgebung"
:screwy:
Hab dann gesagt, er soll Leiterbahnen mal grundsätzlich 5 mal so breit machen oder ihm völlig übertriebene Spitzenströme gesagt und siehe da, ich hab ne gebrauchbare Platine
(Hab mir natürlich jeder kritische Net vor der Abnahme noch mal zeigen lassen)
OK, back to topic:
Sagt doch beide mal, was ihr so an Platinen (Lagen, Abmessungen, Kupferstärke) plant und vielleicht kann man was zusammen werfen.
Ich hab da so einiges, was ich mal ausprobieren will, das ist aber noch im Schematics Stadium, müsste noch einiges entwickeln und dann mal die Layoutsoftware anwerfen...